Интернет-журнал "Домашняя лаборатория", 2007 №8

Опорная фиксированная частота подается на один из входов компаратора фазы. Другой вход компаратора фазы подключается к делителю частоты на N, на который, в свою очередь, подается сигнал от генератора, управляемого напряжением (ГУН, VCO). Наличие отрицательной обратной связи приводит к тому, что сигнал на выходе фильтра, включенного в контур обратной связи, принимает такое значение, которое делает выходную частоту ГУН (VCO) равной N-кратной опорной частоте. Постоянная времени контура обратной связи зависит от характеристик фильтра в контуре. При проектировании ФАПЧ часто приходится идти на компромиссы между фазовым шумом, скоростью подстройки, разрешающей способностью по частоте и т. д. Существует немало хорошей литературы по данной тематике (см. Приложения 1, 2 и 3).

В связи с широким распространением цифровых методов в измерительных и коммуникационных системах, метод генерации набора частот от источника опорной частоты, реализуемый в цифровой форме, развился в так называемый метод прямого цифрового синтеза (DDS). Основная его архитектура представлена на рис. 4.14.

В этой упрощенной модели, стабильный генератор тактового сигнала управляет программируемым ПЗУ (PROM), который хранит один или большее целое число циклов синусоидального сигнала (или другого сигнала произвольной формы). По мере того, как адресный счетчик проходит через каждую ячейку памяти, соответствующая цифровая амплитуда сигнала из каждой ячейки подается на ЦАП, который, в свою очередь, воспроизводит аналоговый выходной сигнал. Спектральная чистота конечного аналогового выходного сигнала определяется, прежде всего, ЦАП. Фазовый шум является, в основном, шумом задающего генератора.

Система прямого цифрового синтеза (DDS) отличается от ФАПЧ (PLL) несколькими моментами. В связи с дискретной природой DDS должны быть рассмотрены все проблемы, присутствующие в процессе дискретизации: шум квантования, наложение спектров, фильтрация и т. д. Например, гармоники высокого порядка выходных частот ЦАП, попадая обратно в полосу Найквиста, больше не фильтруются, тогда как гармоники высокого порядка в выходном сигнале ФАПЧ-синтезаторов могут быть отфильтрованы. Существуют и другие соображения, которые будут вскоре обсуждаться.

Основная проблема этой простой DDS-системы состоит в том, что выходная частота может быть изменена только путем изменения частоты задающего генератора или посредством перепрограммирования ПЗУ, что делает систему весьма негибкой. На практике DDS-система осуществляет эту основную функцию намного более гибким и эффективным способом, используя цифровую схему, называемую генератором с цифровым управлением (Numerically Controlled Oscillator, NCO). Блок-схема такой системы представлена на рис. 4.15.

Сердцем системы является сумматор фазы, чье содержимое обновляется однократно за каждый тактовый цикл. Каждый раз при обновлении сумматора фазы цифровое число М, сохраненное в регистре приращения фазы (delta phase register), добавляется к числу в сумматоре фазы. Предположим, что число в delta-регистре равно 00…01 и что начальное содержимое сумматора фазы равно 00…00. Сумматор фазы обновляется значением 00…01 каждый тактовый цикл. Если сумматор является 32-разрядным, для возврата сумматора фазы в состояние 00…00 требуется 2³² тактовых цикла (более 4 миллиардов), после чего цикл повторяется.

Усеченное значение выходного сигнала сумматора фазы служит адресом для таблицы задания синуса (или косинуса). Каждый адрес в таблице соответствует точке синусоидального сигнала с фазой от 0° до 360°. Таблица поиска содержит информацию, соответствующую цифровой амплитуде для одного полного цикла синусоидального сигнала (в действительности, требуются только данные для 90°, потому что данные о квадранте содержатся в двух старших значащих разрядах). Таким образом, таблица отображает фазу синусоидального сигнала сумматора фазы в виде значения цифровой амплитуды, которое, в свою очередь, подается на ЦАП.

Рассмотрим случай для n = 32 и М = 1. Сумматор фазы проходит через каждое из 2³² возможных значений выхода перед переполнением. Соответствующая частота выходного синусоидального сигнала равна частоте синхронизации, деленной на 2³². Если М=2, то число в регистре сумматора фазы успевает дважды смениться, и выходная частота удваивается. Это можно обобщить следующим образом.

Для n-разрядного сумматора фазы (в большинстве DDS-систем значение n лежит в диапазоне от 24 до 32) существует 2^N возможных значений фазы. Число М в регистре приращения фазы представляет собой величину, на которую текущее значение фазы увеличивается в каждом тактовом цикле. Если f_c — частота синхронизации, то выходная частота синусоидального сигнала равна

f_o = M•f_c/2ⁿ

Это уравнение известно как уравнение настройки DDS. Обратите внимание, что разрешающая способность системы по частоте равна f_c/2ⁿ. Для n = 32 разрешающая способность больше, чем один к четырем миллиардам! В реальной DDS-системе не все разряды от сумматора фазы используются для выбора значения из таблицы, оставляются только первые 12–16 старших значащих разрядов (MSB), тогда как младшие разряды игнорируются. Это уменьшает размер таблицы и не ухудшает разрешающую способность по частоте. Усечение разрядности фазы только добавляет незначительное, но приемлемое количество фазового шума к окончательному выходному сигналу; тогда как большая часть выходных искажений возникает непосредственно в ЦАП.

Описанная выше базовая DDS-система представляет чрезвычайно гибкое решение с весьма высокой разрешающей способностью. Частота может быть мгновенно изменена без искажения фазы простым изменением содержимого М-регистра. Реальные DDS-системы сначала требуют выполнения последовательной или параллельной загрузки нового значения частоты во внутренний буферный регистр, который предшествует М-регистру с параллельным выходом. Это делается для минимизации числа выводов в микросхеме счетчика. После того, как новое слово будет загружено в буферный регистр, оно синхронно переносится в регистр приращения фазы, благодаря чему все разряды регистра приращения фазы одновременно изменяются. Число тактовых циклов, требуемых для загрузки регистра приращения фазы, определяет максимальную скорость, с которой можно менять выходную частоту.

DDS-система AD9850 быстродействием 125MSPS (рис. 4.16) использует 32-разрядный сумматор фазы, выход которого, перед тем как он используется для адресации в таблице, ограничивается 14-тью старшими разрядами.

На внутренний ЦАП подается окончательный выходной 10-разрядный цифровой сигнал. AD9850 позволяет модулировать выходную фазу, используя дополнительный регистр и сумматор, помещенный между выходом сумматора фазы и входом таблицы. AD9850 для управления фазой использует 5-разрядное слово, которое позволяет сдвигать фазу в сторону увеличения на 180°, 90°, 45°, 22,5°, 11,25° или на любую комбинацию из вышеперечисленных. Устройство также содержит внутренний высокоскоростной компаратор, который может быть сконфигурирован для приема отфильтрованного сигнала ЦАП, что позволяет сгенерировать выходной импульс с незначительным дрожанием фазы, пригодный для подачи на тактовый вход АЦП. Полный динамический диапазон значений тока на выходе может лежать в пределах от 10 до 20 мА при использовании одного внешнего резистора. Значение выходного напряжения составляет +1 В.

Настройка частоты (входное слово регистра приращения фазы) и значения загружаются для фазовой модуляции в AD9850 в параллельном или последовательном формате. Параллельный формат подразумевает загрузку пяти байтов. Первый байт управляет фазовой модуляцией (5 разрядов), активизацией выключения питания (1 разряд) и форматом загрузки (2 разряда). В байтах 2–5 содержится 32-разрядное слово настройки частоты. Максимальная частота обновления управляющего регистра равна 23 МГц. Последовательная загрузка AD9850 выполняется с использования 40-разрядного последовательного потока данных, загружаемого через один вывод микросхемы. Максимальная скорость (частота) обновления управляющего регистра в режиме последовательной загрузки равна 3 МГц.