Аппаратные интерфейсы ПК. Энциклопедия

Таблица 7.16. Назначение выводов DIMM-184 DDR SDRAM

Контакт	Цепь	Контакт	Цепь	Контакт	Цепь	Контакт	Цепь
1	VREF	47	DQS8	93	VSS	139	VSS
2	DQ0	48	АО	94	DQ4	140	DQS17
3	VSS	49	CB2	95	DQ5	141	A10
4	DQ1	50	VSS	96	VDDQ	142	CB6
5	DQS0	51	CB3	97	DQS9	143	VDDQ
6	DQ2	52	BA1	98	DQ6	144	CB7
7	VDD	53	DQ32	99	DQ7	145	VSS
8	DQ3	54	VDDQ	100	VSS	146	DQ36
9	NC	55	DQ33	101	NC	147	DQ37
10	RESET#	56	DQS4	102	NC	148	VDD
11	VSS	57	DQ34	103	A13	149	DQS13
12	DQ8	58	VSS	104	VDDQ	150	DQ38
13	DQ9	59	BA0	105	DQ12	151	DQ39
14	DQS1	60	DQ35	106	DQ13	152	VSS
15	VDDQ	61	DQ40	107	DQS10	153	DQ44
16	DU	62	VDDQ	108	VDD	154	RAS#
17	DU	63	WE#	109	DQ14	155	DQ45
18	VSS	64	DQ41	110	DQ15	156	VDDQ
19	DQ10	65	CAS#	111	CKE1	157	S0#
20	DQ11	66	VSS	112	VDDQ	158	S1#
21	CKE0	67	DQS5	113	BA2	159	DQS14
22	VDDQ	68	DQ42	114	DQ20	160	VSS
23	DQ16	69	DQ43	115	A12	161	DQ46
24	DQ17	70	VDD	116	VSS	162	DQ47
25	DQS2	71	DU	117	DQ21	163	DU
26	VSS	72	DQ48	118	A11	164	VDDQ
27	A9	73	DQ49	119	DQS11	165	DQ52
28	DQ18	74	VSS	120	VDD	166	DQ53
29	A7	75	DU	121	DQ22	167	FETEN
30	VDDQ	76	DU	122	A8	168	VDD
31	DQ19	77	VDDQ	123	DQ23	169	DQS15
32	A5	78	DQS6	124	VSS	170	DQ54
33	DQ24	79	DQS0	125	A6	171	DQ55
34	VSS	80	DQ51	126	DQ28	172	VDDQ
35	DQ25	81	VSS	127	DQ29	173	NC
36	DQS3	82	VDDID	128	VDDQ	174	DQ60
37	A4	83	DQ56	129	DQS12	175	DQ61
38	VDD	84	DQ57	130	A3	176	VSS
39	DQ26	85	VDD	131	DQS0	177	DOS16
40	DQ27	86	DQS7	132	VSS	178	DQ62
41	A2	87	DQ58	133	DQ31	179	DQ63
42	VSS	88	DQ59	134	CB4	180	VDDQ
43	A1	89	VSS	135	CB5	181	SA0
44	CB0	90	WP	136	VDDQ	182	SA1
45	CB1	91	SDA	137	CK0	183	SA2
46	VDD	92	SCL	138	CK0#	184	VDDSPD

Модули RIMM

Модули RIMM (Rambus Interface Memory Module), no форме похожие на обычные модули памяти (рис. 7.14), специально предназначены для памяти RDRAM. У них 30-проводная шина проходит вдоль модуля слева направо, и на эту шину без ответвлений напаиваются микросхемы RDRAM в корпусах BGA. Сигналы интерфейса модуля (табл. 7.17) соответствуют сигналам канала Rambus, но в их названии имеется еще приставка L (Left) и R (Right) для левого и правого вывода шины соответственно. Модуль RIMM содержит до 16 микросхем RDRAM, которые всеми выводами (кроме двух) соединяются параллельно. Микросхемы памяти закрыты пластиной радиатора. В отличие от SIMM и DIMM, у которых объем памяти кратен степени числа 2, модули RIMM могут иметь более равномерный ряд объемов — в канал RDRAM память можно добавлять хоть по одной микросхеме.

Рис. 7.14. Модули RIMM

Таблица 7.17. Назначение выводов RIMM

Контакт	Цепь	Тип	Назначение
116, 32	SIO0, SIO1	I/O CMOS	Serial I/O — последовательные данные обмена с управляющими регистрами
34, 35, 42, 51, 53, 118, 119, 126, 135, 137	VDD		Питание +2,5 В
1, 3, 5, 7, 9, 11, 13, 15, 17, 19, 21, 23, 25, 27, 29, 31, 33, 37, 38, 39, 41, 45, 48, 49, 52, 54, 56, 53, 60, 62, 64, 66, 68, 70, 72, 74, 76, 78, 80, 82, 84, 85, 87, 89, 91, 93, 95, 97, 99, 101, 103, 105, 107, 109, 111, 113, 115, 117, 121, 123, 125, 129, 132, 133, 138, 140, 142, 144, 146, 148, 150, 152, 154, 156, 158, 160, 162, 164, 166, 168	GND		Общий
2, 86, 4, 88, 6, 90, 8, 92, 10	LDQA8…LDQA0	I/O RSL	Шина данных A
94	LCFM	I RSL	Синхронизация (+) от ведущего устройства (для приема данных)
96	LCFMN	I RSL	Синхронизация (-) от ведущего устройства (для приема данных)
40, 12	VREF		Пороговый уровень сигналов RSL (1,8 В)
12	LCTMN	I RSL	Синхронизация (-) к ведущему устройству (для передачи данных)
14	LCTM	I RSL	Синхронизация (+) к ведущему устройству (для передачи данных)
98, 16, 100	LROW2…LROW0	I RSL	Шина строк (для управляющей и адресной информации)
18, 102, 20, 104, 22	LCOL4…LCOL0	I RSL	Шина столбцов (для управляющей и адресной информации)
114, 30, 112, 28, 110, 26, 108, 24, 106	LOQB8…LOQB0	I/O RSL	Шина данных В
120	LCMD	I CMOS	Последовательные команды (для обмена с управляющими регистрами). Используется и для управления энергопотреблением
36	LSCK	I CMOS	Синхронизация последовательных команд и данных (для обмена с управляющими регистрами)
83, 167, 81, 165, 79,	RDQA8…RDQA0	I/O RSL	Шина данных А
159	RCFM	I RSL	Синхронизация (+) от ведущего устройства (для приема данных)
157	RCFMN	I RSL	Синхронизация (-) от ведущего устройства (для приема данных)
73	RCTMN	I RSL	Синхронизация (-) к ведущему устройству (для передачи данных)
71	RCTM	I RSL	Синхронизация (+) к ведущему устройству (для передачи данных)
155, 69, 153	RROW2…RROW0	I RSL	Шина строк (для управляющей и адресной информации)
67, 151, 65, 148, 63	RCOL4…RCOL0	I RSL	Шина столбцов (для управляющей и адресной информации)
139, 55, 141, 57, 143, 59, 145, 61, 147	RDQB8…RDQB0	I/O RSL	Шина данных В
134	RCMD	I CMOS	Последовательные команды (для обмена с управляющими регистрами). Используется и для управления энергопотреблением
50	RSCK	I CMOS	Синхронизация последовательных команд и данных (для обмена с управляющими регистрами)
46	SCL	I CMOS	Синхронизация последовательной идентификации
47	SDA	I/O CMOS	Данные последовательной идентификации
131, 130	SA1, SA0	I CMOS	Адрес последовательной идентификации
43, 44, 127, 128	VT		Питание терминаторов (1,4 В)

Модули SO DIMM-72 pin

72 pin SO DIMM (Small-Outline-Dual-Inline-Memory Module) — малогабаритный (длина 2,35" — 60 мм) модуль с двусторонним 72-контактным разъемом, нечетные контакты расположены с фронтальной стороны, четные — с тыльной (рис. 7.15, табл. 7.18 и 7.19). Модули комплектуются микросхемами DRAM в корпусах TSOP, емкость 2-32 Мбайт, разрядность данных — 32 или 36 бит (с контролем паритета). 36-битные модули отличаются только наличием дополнительных бит PQx. Память организована в виде двух двухбайтных слов с возможностью побайтного обращения и предназначена для двух- и четырехбайтных применений. Информация об объеме, организации, адресации, быстродействии и регенерации передается через семь линий параллельной идентификации:

♦ PD7 — регенерация: 1=стандартная, 0=расширенная или саморегенерация;

♦ PD6, PD5 — время доступа: 00=50 нс, 10=70 нс, 11=60 нс;

♦ PD[4:1] — организация.

Рис. 7.15. Модули SO DIMM-72 pin

Таблица 7.18. Организация информационных и управляющих сигналов модулей SO DIMM-72

Линии CAS#	CAS0#	CAS1#	CAS2#	CAS3#
Биты данных и паритета	DQ[0:7], PQ8	DQ[9:15], PQ17	DQ[18:25], PQ26	DQ[27:34], PQ35
Выбор банка 0	RAS0#	RAS2#
Выбор банка 1	RAS1#	RAS3#

Таблица 7.19 Назначение выводов SO DIMM-72 pin

Контакт	Цепь	Контакт	Цепь
1	VSS	2	DQ0
3	DQ1	4	DQ2
5	DQ3	6	DQ4
7	DQ5	8	DQ6
9	DQ7	10	VCC
11	PD1	12	A0
13	A1	14	A2
15	A3	16	A4
17	A5	18	A6
19	А10	20¹	PQ8
21	DQ9	22	DQ10
23	DQ11	24	DQ12
25	DQ13	26	DQ14
27	DQ15	28	A7
29	А11	30	VCC
31	А8	32	A9
33	RAS3#	34	RAS2#
35	DQ16	36¹	PQ17
37	DQ18	38	DQ19
39	VSS	40	CAS0#
41	CAS2#	42	CAS3#
43	CAS1#	44	RAS0#
45	RAS1#	46	A12
47	WE#	48	A13
49	DQ20	50	DQ21
51	DQ22	52	DQ23
53	DQ24	54	DQ25
55¹	PQ26	56	DQ27
57	DQ28	58	DQ29
59	DQ31	60	DQ30
61	VCC	62	DQ32
63	DQ33	64	DQ34
65¹	PQ35	66	PD2
67	PD3	68	PD4
69	PD5	70	PD6
71	PD7	72	VSS

¹ У 37-битных модулей контакт свободен

Модули SO DIMM-144 pin

Модуль 144 pin SO DIMM — малогабаритный модуль (длина 2,35" — 60 мм) с двусторонним 144-контактным разъемом (рис. 7.16, табл. 7.20), емкость 8-64 Мбайт, разрядность данных — 64 или 72 бит ЕСС. Модули обеспечивают побайтное обращение по сигналам CAS[0:7]#, сигнал RAS0# выбирает банк 0, сигнал RAS1# — банк 1 (при его наличии). Напряжение питания — 5 или 3,3 В, механический ключ напряжения питания расположен между контактами 59–60 и 61–62. Нечетные контакты находятся с фронтальной стороны, четные — с тыльной. Идентификация последовательная. Модули могут содержать микросхемы как DRAM, так и SDRAM, объем 8-256 Мбайт.

Рис. 7.16. Модули SO DIMM-144 pin

Таблица 7.20. Назначение выводов модулей SO DIMM-144 pin

Контакт	Цепь¹	Контакт	Цепь¹	Контакт	Цепь¹	Контакт	Цепь¹
1	VSS	2	VSS	71	RAS1#	72	NC
3	DQ0	4	DQ32	73	OE	74	NC
5	DQ1	6	DQ33	75	VSS	76	VSS
7	DQ2	8	DQ34	77	CB2	78	CB6
9	DQ3	10	DQ35	79	CB3	80	CB7
11	VCC	12	VCC	81	VCC	82	VCC
13	DQ4	14	DQ36	83	DQ16	84	DQ48
15	DQ5	16	DQ37	85	DQ17	86	DQ49
17	DQ6	18	DQ38	87	DQ18	88	DQ50
19	DQ7	20	DQ39	89	DQ19	90	DQ51
21	VSS	22	VSS	91	VSS	92	VSS
23	CAS0#/DQMB0	24	CAS4#/DQMB4	93	DQ20	94	DQ52
25	CAS1#/DQMB1	26	CAS5#/DQMB5	95	DQ21	96	DQ53
27	VCC	28	VCC	97	DQ22	98	DQ54
29	А0	30	A3	99	DQ23	100	DQ55
31	A1	32	A4	101	VCC	102	VCC
33	A2	34	A5	103	A6	104	A7
35	VSS	36	VSS	105	A8	106	A11
37	DQ8	38	DQ40	107	VSS	108	VSS
39	DQ9	40	DQ41	109	A9	110	A12
41	DQ10	42	DQ42	111	A10	112	A13
43	DQ11	44	DQ43	113	VCC	114	VCC
45	VCC	46	VCC	115	CAS2#/DQMB1	116	CAS6#/DQMB6
47	DQ12	48	DQ44	117	CAS3#/DQMB3	118	CAS7#/DQMB7
49	DQ13	50	DQ45	119	VSS	120	VSS
51	DQ14	52	DQ46	121	DQ24	122	DQ56
53	DQ15	54	DQ47	123	DQ25	124	DQ57
55	VSS	56	VSS	125	DQ26	126	DQ58
57	CB0	58	CB4	127	DQ27	128	DQ59
59	CB1	60	CB5	129	VCC	130	VCC
Ключ напряжения питания	131	DQ28	132	DQ60
Ключ напряжения питания	133	DQ29	134	DQ61
61	DU/CLK0	62	DU/CKE0	135	DQ30	136	DQ62
63	VCC	64	VCC	137	DQ31	138	DQ63
65	DU/RAS#	66	DU/CAS#	139	VSS	140	VSS
67	WE#	68	NC/CKE1	141	SDA	142	SCL
69	RAS0#/S0#	70	NC/A12	143	VCC	144	VCC

¹ DRAM/SDRAM

Модули DRAM cards-88 pin

Модули 88 pin DRAM cards — миниатюрные модули (3,37"×2,13"×0,13" — 85,5×54×3,3 мм) В пластиковом корпусе размером с карту PCMCIA (PC Card). Имеют 88-контактный разъем (не PCMCIA!), разрядность 18, 32 или 36 бит, емкость 2-36 Мбайт. Комплектуются микросхемами DRAM в корпусах TSOP. Информация о быстродействии и объеме передается по восьми выводам. Внутренняя архитектура близка к SIMM-72. Напряжение питания — 5 или 3,3 В. Применяются в малогабаритных компьютерах, легко устанавливаются и снимаются.

7.2. Статическая память

Статическая память — SRAM (Static Random Access Memory), как и следует из ее названия, способна хранить информацию в статическом режиме — то есть сколь угодно долго при отсутствии обращений (но при наличии питающего напряжения). Ячейки статической памяти реализуются на триггерах — элементах с двумя устойчивыми состояниями. По сравнению с динамической памятью эти ячейки более сложные и занимают больше места на кристалле, однако они проще в управлении и не требуют регенерации. Быстродействие и энергопотребление статической памяти определяется технологией изготовления и схемотехникой запоминающих ячеек.

Асинхронная статическая память (Asynchronous SRAM, Async SRAM), она же обычная, или стандартная, подразумевается под термином SRAM по умолчанию, когда тип памяти не указан.

Микросхемы этого типа имеют простейший асинхронный интерфейс, включающий шину адреса, шину данных и сигналы управления CS#, ОЕ# и WE#. Микросхема выбирается низким уровнем сигнала CS# (Chip select), низкий уровень сигнала ОЕ# (Output Enable) открывает выходные буферы для считывания данных, WE# (Write Enable) низким уровнем разрешает запись. Временные диаграммы циклов обращения приведены на рис. 7.17. При операции записи управление выходными буферами может производиться как сигналом ОЕ# (цикл 1), так и сигналом WE# (цикл 2). Для удобства объединения микросхем внутренний сигнал CS# может собираться по схеме «И» из нескольких внешних, например CS0#, CS1# и CS2# — в таком случае микросхема будет выбрана при сочетании логических сигналов 0, 1, 0 на соответствующих входах.